राष्ट्रीय प्रौद्योगिकी संस्थान कुरुक्षेत्र

 

वीएलएसआई डिज़ाइन और एंबेडेड सिस्टम के स्कूल में, दो एएसआईसी डिजाइन को सफलतापूर्वक नामांकित किया गया है: (i) 8-बिट वैदिक गुणक CMOS का उपयोग करके और (ii) डिजिटल कनवर्टर के एनालॉग से 8-बिट स्तर पार करना SCL मोहाली में।

SCL 180nm प्रौद्योगिकी का उपयोग कर 8-बिट वैदिक गुणक का आईसी निर्माण

8-बिट वैदिक गुणक को सेमी-कंडक्टर लैब, मोहाली की 180nm तकनीक पर बनाया गया है। चिप में क्वाड फ्लैट पैकेज (QFP) के साथ प्रत्येक तरफ 10 पिंस के साथ व्यवस्थित कुल 40 पिन होते हैं।

यह दिखाया गया है कि वैदिक गुणा पद्धति के कार्यान्वयन से परिणाम सामने आते हैं

  • अत्यधिक कॉम्पैक्ट लेआउट समग्र प्रसार देरी के लिए अंतर्संबंधों के छोटे योगदान के लिए अग्रणी। यह पूर्व लेआउट और पोस्ट लेआउट प्रचार देरी के बीच अपेक्षाकृत छोटे अंतर द्वारा स्पष्ट रूप से इंगित किया गया है जैसा कि सिमुलेशन द्वारा प्राप्त किया गया है।
  • तीव्र गति। प्रस्तावित गुणक डिजाइन की गति को पहले की रिपोर्ट की तुलना में काफी बेहतर दिखाया गया है।
  • वैदिक गुणन विधि इस अर्थ में डिज़ाइन पुन: उपयोग का लाभ प्रदान करती है कि (n / 2) x (n / 2) गुणक और k- बिट द्विआधारी योजक को (nxn) गुणक के डिजाइन के लिए पुन: उपयोग किया जा सकता है।

पूर्ण योजक के उपयोग से ग्लिच मुक्त आउटपुट में आउटपुट में देरी के परिणाम के बराबर इनपुट होता है।

यह दिखाया गया है कि जैसे-जैसे ऑपरेंड का आकार बढ़ता जाता है, आपस में जुड़ाव बढ़ता जाता है, प्रचार-प्रसार में देरी होती जाती है। यह भी दिखाया गया है कि वैदिक गुणन विधि के कार्यान्वयन से अत्यधिक कॉम्पैक्ट लेआउट का परिणाम होता है जिससे समग्र प्रसार विलंब में अंतर्संबंधों के छोटे से योगदान की प्राप्ति होती है। यह स्पष्ट रूप से सिमुलेशन द्वारा प्राप्त पूर्व-लेआउट प्रसार देरी और पोस्ट-लेआउट प्रचार देरी के बीच अपेक्षाकृत छोटे अंतर से संकेत मिलता है। इससे पता चलता है कि तेज मल्टीप्लायरों के डिजाइन के लिए अनुकूलित लेआउट महत्वपूर्ण है।

 

SCL 180nm प्रौद्योगिकी का उपयोग कर ADC को पार करने वाला 8-बिट स्तर का आईसी निर्माण

8-बिट लेवल क्रॉसिंग एडीसी को मोहाली के सेमी-कंडक्टर लैब की 180nm तकनीक पर बनाया गया है। चिप में दोनों तरफ 12 पिन के साथ एक दोहरी इन-लाइन पैकेज (डीआईपी) के साथ व्यवस्थित 24 पिन की कुल संख्या होती है।

 एलसी-एडीसी एनालॉग सिग्नल के परिमाण के लिए 8-बिट डिजिटल आउटपुट देता है। इसका रिज़ॉल्यूशन 8 mV (1 LSB) है। इनपुट सिग्नल आयाम सीमा 1.8 V तक सीमित है। LC-ADC द्वारा उपभोग की जाने वाली कुल बिजली 80nW से 130nW तक भिन्न होती है क्योंकि इनपुट सिग्नल का ढलान 0-4000 V / sec से भिन्न होता है जब परजीवी कैपेसिटर और प्रतिरोधों को ध्यान में नहीं रखा जाता है। संधारित्र वोल्टेज विभक्त का उपयोग करके चिप पर आवश्यक संदर्भ वोल्टेज उत्पन्न होते हैं।

कम बिजली की खपत और कम डेटा आकार के साथ छोटे क्षेत्र के साथ एक बेहतर नियंत्रण रेखा-एडीसी को डिजाइन और कार्यान्वित किया गया है, और भविष्य के अनुप्रयोगों के लिए प्रस्तावित किया गया है। बुनियादी वास्तुकला साहित्य से ली गई है और बेहतर प्रदर्शन विशेषताओं को प्राप्त करने के लिए संशोधित की गई है। सभी सर्किट और लेआउट को 180 एनएम CMOS तकनीक [SCL (सेमी-कंडक्टर प्रयोगशाला) से] में डिजाइन किया गया है, जिसमें 0.8V के बराबर सप्लाई वोल्टेज रखते हुए ताल पुण्यमान एनालॉग डिजाइन वातावरण का उपयोग करते हुए और Hspice सर्किट सिम्युलेटर का उपयोग करके सिमुलेशन का प्रदर्शन किया गया- LC- का लेआउट एडीसी फैब्रिकेशन के लिए दिया गया है लेकिन सेमीकंडक्टर प्रयोगशाला द्वारा अभी तक चिप नहीं बनाई गई है। इसलिए, डिजाइन का सत्यापन पूरा नहीं हो सका।

वर्तमान शोध कार्य का परिणाम निम्नानुसार है।

  1. प्रस्तावित एलसी-एडीसी 8- बिट्स का थॉटआउट है और इसमें 0 - 1.8 वी के इनपुट वोल्टेज रेंज के साथ 8 एमवी के बराबर रिज़ॉल्यूशन है।
  2. प्रस्तावित LC- ADC द्वारा खपत कुल बिजली 90nW से 184nW तक भिन्न होती है क्योंकि इनपुट सिग्नल की ढलान 0-4000 V / sec की सीमा में भिन्न होती है। LC-ADC का अधिकतम रूपांतरण समय 0.34 LCsec है।
  3. प्रस्तावित LC-ADC को 0? C से 70? C तक के अलग-अलग तापमान से भी परखा जाता है। सिमुलेशन परिणाम दर्शाते हैं कि LC-ADC की बिजली की खपत तापमान के साथ तेजी से बदलती है (81.68nW से 228.24nW)।
  4. इस काम में डिज़ाइन किए गए तुलनित्र कमरे के तापमान पर 28nW- 30nW बिजली की खपत करते हैं।

कम बिजली का अपव्यय और छोटा क्षेत्र प्रस्तावित LC-ADC को जैव चिकित्सा अनुप्रयोगों और वायरलेस संचार उपकरणों के लिए उपयुक्त बनाता है। सीवन कार्य प्रदर्शन मानकों और नवीनतम तकनीकों पर प्रस्तावित डिजाइन के कार्यान्वयन के अनुकूलन पर समर्पित होगा।